【预约研讨会】如何利用最新VitisHLS提高任务级并行性？

(资料图)

通用 C/C++ 在【zài】 CPU 上【shàng】执行，因此本质【zhì】上具有【yǒu】高度的顺序性。然而，用【yòng】于在【zài】 FPGA 上执行【háng】的代码必须采用【yòng】高度并行的方式架构【gòu】，以便工具【jù】推断【duàn】并利用这【zhè】一并行性。为 FPGA 设计 C/C++ 的重要【yào】概念是任务级并行 (TLP) 的【de】概念。

Vitis HLS 的概览与新特性介绍

讨论实施 TLP 的两大范例

讨论在 TLP 区域中用于传递数据的各种通道

最后举例说明这些概念

无论您目【mù】前是在使用 Vitis HLS，还是想知道 Vitis HLS 是【shì】不是您【nín】下一【yī】个设计项目的理想选择，本【běn】次网络【luò】研讨【tǎo】会都将重【chóng】点【diǎn】介绍这些重要概【gài】念，帮助您更快【kuài】实现 FPGA 设计目标。

Lauren 专注于 C/C++ 高层【céng】次综合，拥有多年【nián】利用【yòng】 FPGA 实现数字信号处【chù】理【lǐ】算法的经验，对 FPGA 的架构【gòu】、开发工【gōng】具和【hé】设计理念有深入的理【lǐ】解。曾发【fā】布网络视频【pín】课程《Vivado入门与【yǔ】提高》点击率【lǜ】超过5万、出版《基于FPGA的数字信【xìn】号处理》《Vivado从此开始》《AMD FPGA设计【jì】优【yōu】化宝【bǎo】典-面【miàn】向Vivado》等多【duō】本FPGA相关书【shū】籍并广受好评。